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ISE综合后仿真如何操作?
1、在ise的工具栏上有一个小灯泡图标，里面有各种代码例子，也包括你想要的仿真程序。另外，在ise中建立仿真模版的时候有些激励信号能够自动生成，比如时钟。
2、（1）在Source下，选择Post-Route Simulation。（2）将testbench文件添加进去。右键-Add Cope of Source...，选择testbench文件。（3）在Source下选择testbench文件，在Processes下，单击Xilinx ISE Simulator展开。
3、c) 选择要仿真的文件，点击NEXT；d) 点击“FINISH”，就生成一个Verilog测试模块。ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。
4、在文件树窗口‘sources’中找到FPGA芯片（例如‘xc3s500e-5pq208’）上点击右键，选择属性‘properties’。弹出project properties对话框。在对话框中将Simulator中选择，ISE Simulator (VHDL/Verilog)。
5、，ModelSim可以直接编译和添加Xilinx的库，目前的ise中（在开始菜单xilinx工具下找吧）直接有使用ModelSim编译库的工具。
verilog开发,功能级仿真,综合后仿真,时序仿真有什么区别?
1、时序仿真后的信号加载了时延，而功能仿真没有。
2、RTL级行为仿真（又称作为功能仿真、前仿真）；综合后门级仿真；时序仿真（又称为后仿真）。第一个仿真可以用来检查代码中的错误以及代码行为的正确性，其中不包括信息。
3、进行时间不同 功能仿真：功能仿真是在布线前进行。时序仿真：时序仿真是在布线后进行。关注不同 功能仿真：功能仿真仅仅关注输出和输入的逻辑关系是否正确，不考虑时间延时信息。
Verilog(Quartus)和ModelSim
性质不同：quartus ii：quartus ii是综合性PLD/FPGA开发软件。modelsim：modelsim是HDL语言仿真软件。
quartus10中自带的波形仿真和用modelsim仿真区别为：实现不同、创建测试平台不同、编译仿真速度不同。实现不同 quartus10中自带的波形仿真：quartus10中自带的波形仿真可以直接实现波形仿真。
ModelSim主要是前期仿真 针对所编写的HDL语句（verilog。
不一样，modelsim是用来做功能仿真中间不加时序延迟，quartus 是根据所选的fpga器件进行功能和时序的仿真 quartus 仿真有缺点1是波形必须手动画，二是仿真速度特别慢。
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